FPGA实现ddr3读写控制
1、MIG DDR3 IP核的介绍 下面是用户侧的信号接口及说明： 其中的输入/输出是相对于MIG IP核来说的，例如ui_clk就是output给用户侧的用户时钟...
yummy
2024-05-24 11:54:02阅读：265
-
-
以太网UDP通信
以太网UDP测试实验1. 以太网UDP通信原理以太网UDP通信原理涉及数据的封装、传输、解封装这三个基本步骤，在以太网框架下利用用户数据报协议（UDP）进行数据发送和接收。以下是UDP通信的核心原...
yummy 2024-05-20 22:55:24阅读：408 -
SDRAM 读写操作
SDRAM（Synchronous Dynamic Random Access Memory），同步动态随机存储器。SDRAM总存储容量 = L-B...
yummy 2022-04-25 19:41:00阅读：651 -
FPGA基础 DDR3
DDR3 SDRAM（Double-Data-Rate Synchronous Dynamic Random Access Memory）是一种电脑存储器规格。它属于SDRAM家族的存储器产品，提...
yummy 2022-04-22 16:24:20阅读：652 -
Avalon总线
mnl_avalon_spec-683091-667068 (1).pdfAvalon简介Avalon总线是一种协议较为简单的片内总线，Nios系统的所有外设都是通过Avalon总线与Nios C...
yummy 2022-04-21 10:05:10阅读：633 -
ROM IP核的调用
ROM是只读存储器（Read Only Memory）的简称，是一种只能读出事先所存数据的固态半导体存储器。其特性是一旦存储资料就无法再将之改变或删除，且资料不会因为电源关闭而消失。...
yummy 2022-04-19 16:45:12阅读：665 -
IP核调用--PLL
IP核是什么IP（Intellectual Property）知识产权，在半导体产业将IP核定义为“用于ASIC或FPGA中预先设计好的电路功能模块”。简言之，IP核即电路功能模块。在数字电路中，...
yummy 2022-04-19 14:39:59阅读：562 -
时序分析与约束
建立时间和保持时间建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。恢复时...
yummy 2022-04-16 15:35:54阅读：569 -
FPGA设计原则
速度&面积原则面积：指一个设计消耗FPGA/CPLD的逻辑资源的数量，对于FPGA可以用消耗的FF和LUT来衡量，更一般的衡量方式可以用设计所占的等价逻辑门数。速度：指设计在芯片上稳定运行...
yummy 2022-04-13 14:52:44阅读：543 -
FPGA基础
FPGA是什么？FPGA(Field Programmable Gate Array) 是在PAL（可编程阵列逻辑）、GAL（通用阵列逻辑）等可编程器件的基础上进一步发展的产物。它是作为专用集成电...
yummy 2022-04-12 16:34:37阅读：620
