初始 Verilog HDL

语言简介

   Verilog HDL 是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

Verilog HDL 优点

  语法自由、易学易用，适合算法级、门级设计、代码简洁、发展较快。

Verilog HDL 语法

  1. 逻辑值

  0：逻辑低电平，条件为假；1：逻辑高电平，条件为真；z:高阻态，无驱动；x：未知逻辑电平。

  2. 数据类型

  线网（wire）

wire类型表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动。如果没有驱动元件连接到wire型变量，缺省值一般“Z”。

 寄存器（reg）

reg用来表示存储单元，它会保持数据原有的值，直到被改写。

 整数（integer）

使用integer类型声明时，不用指明位宽。变量为有符号数，而reg型变量为无符号数。

  参数

参数用来表示常量，用关键字parameter声明，只能赋值一次。

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