FPGA知识检测一(单选题)
1.下列对异步信号进行同步的描述错误的是(C)
A、采用保持寄存器加握手信号的方法
B、特殊的具体应用电路结构,根据应用的不同而不同
C、使用锁存器
D、异步FIFO
2.FPGA的可编程是主要基于什么结构(A)
A、查找表(LUT)
B、ROM可编程
C、PAL可编程
D、与或阵列可编程
3.对时钟约束" create_clock -name clk100 -period 10 -waveform {0.00 5.00}[get_portsClkIn] "的表述不正确的是(B)
A、周期为10ns
B、0到5ns期间为不定态
C、占空比为50%
D、时钟信号名称为"clk100"
4.下列哪些语句不可以被综合成电路(A)
A、initial
B、always
C、assign
D、for
5.片上可编程器件的英文缩写是(B)
A、SOP
B、SOPC
C、SoC
D SPI
6.下列关于同步和异步复位描述正确的是(C)
A、同步复位是不受时钟影响
B、使用FPGA设计时芯片的异步复位和同步复位可随意替换使用
C、同步复位需要在时钟沿来临的时候才会对整个系统进行复位
D、同步复位最大的优点是,数据通路可以不依赖于时钟而复位可用
7.一个四位十六个状态的格雷码计数器,起始值为1001,经过100个时钟脉冲作用之后的值为(B)
A、0101
B、0011
C、0110
D、0000
8.下列关于亚稳态描述错误的是(D)
A、电路处于中间状态的时间变长,使得电路"反应"迟钝的现象,叫做亚稳态
B、对于单比特控制信号采用二级触发器缓冲,可以几乎消除亚稳态
C、对于多比特数据可以采用握手的方式来消除亚稳态
D、异步FIFO不能用于解决亚稳态问题
9.关于FPGA芯片内存储器资源描述错误的是(B)
A、FPGA内部有BLOCK RAM存储器
B、使用BLOCK RAM资源需占用额外的逻辑资源,并且速度慢
C、BLOCK RAM由一定数量固定大小的存储块构成的
D、FPGA内部有由LUT配置成的分布式存储器
10. INTEL FPGA芯片不包括(B)
A、Cyclone V
B、Kintex-7
C、Arria
D、Stratix
11.关于Quartus软件产生的编程文件描述错误的是(B)
A、sof是SRAM Object File,下载到FPGA中,断电丢失
B、MCS文件也可用于Quartus编程
C、FPGA工程最终生产两种不同用途的文件,它们分别是.sof和.pof
D、pof是Programmer Object File,下载到配置芯片中,上电重新配置FPGA
12. IP核在EDA技术和开发中占有很重要的地位,提供VHDL硬件描述语言功能块,但不涉及实现该功能模块的具体电路的IP核为(C)
A、硬件IP
B、固件IP
C、软件IP
D、都不是
13.大规模可编程器件主要有CPLD和FPGA两类,下面对FPGA结构与工作原理描述中,正确的是(C)
A、FPGA全称为复杂可编程逻辑器件
B、FPGA是基于哈佛结构的可编程逻辑器件
C、基于SRAM的FPGA器件,每次上电后必须进行一次配置
D、在Intel公司生产的器件中, MAX7000系列属于FPGA结构
14.大规模可编程器件主要有CPLD和FPGA两类,其中CPLD通过(B)实现其逻辑功能。
A、输入缓冲
B、可编程乘积项逻辑
C、查找表(LUT)
D、输出缓冲
15.下列不属于Verilog HDL中的循环语是(A)
A、jump
B、for
C、while
D、repeat
16.如果网线型变量说明后未使用,那么其缺省值为(D)
A、1
B、0
C、x
D、z
17.下面程序段的运行结果不正确的是(C)
'timescale 10ns/1ns
fork
#20 r=1’b0;
#10 r=1’b1;
#15 r=1’b1;
#25 r=1’b1;
#5 r=1’b0;
join
initial $monitor($time , , ,“r=%b”,r );
endmodule
A、0 r=x
B、45 r=1
C、70 r=0
D、20 r=0
18.实现下列结果正确表达式为(B)
A、assign out=sel&&in1&&in0
B、assign out=sel? in1:in0
C、assign out=sel||in1||in0
D、assign out=sel||in1&&in0
19.在一组格雷码中,任意相邻的两组编码之间只有一位不同,常用于通信系统。二进制编码转化为格雷码编码的步骤是:格雷码最高位与二进制码相同;格雷码第1位等于二进制码的第与第i+1位异或。补充完整下列9位二进制码转9位格雷码编码器。
module Bin2Gray #(
parameter PTR=(1)
)(
input wire [PTR: 0] Bin,
output wire [PTR: 0] Gray
);
assign Gray[PTR]= Bin[PTR];
generate
(2)i;
for(i= 0;i < PTR; i++) begin
assign Gray[ i ]= Bin[ i ]^Bin[i+1];
end
endgenerate
endmodule
请在下面选择正确的答案组合(C)
(1) A.8 B.7 C.9 D.10
(2) A.int B.real C.genvar D.char
A、(1).B (2).C
B、(1).D (2).A
C、(1).A (2).C
D、(1).C (2).D
20.关于锁存器(latch)和触发器(flip-flop)的描述错误的是( D )
A、电平敏感的存储器件称为锁存器
B、锁存器可分为高电平锁存器和低电平锁存器
C、触发器是有交叉耦合的门构成的双稳态的存储原件
D、锁存器为边缘敏感
注释
create_clock语法格式:
create_clock[-add] [-name <clock_name>] -period [-waveform<edge_list>]
参数解释:
-name表示生成的时钟名称
-period表示时钟周期,单位为ns
-waveform可以详细描述时钟占空比及其上下移位置
端口列表
-add用于为一个端口添加多个时钟约束
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原文链接:https://blog.csdn.net/qq_35608277/article/details/104800528
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原文链接:https://blog.csdn.net/spartan6/article/details/121297328
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