FPGA知识检测一（多选题）

21. Intel FPGA都有以下哪几个系列（ABCD）
A、Stratix
B、Cyclone
C、Arria
D、AgileX

22. Cyclone V SoCFPGA里有以下哪些资源（ABCD）

A、HPS (Hard Process System)

B、LAB

C、时钟资源

D、IOB

23.以下哪些是组合逻辑电路中常见的逻辑门（ABC）

A、异或门

B、与门

C、与非门

D、D触发器

24. Nios Ⅱ软核里可以包含以下哪些组件（ABCD）

A、地址发生器

B、异常控制器、控制寄存器组

C、程序控制器、通用寄存器组

D、中断控制器、算数逻辑单元

25. Cyclone V Soc硬核处理器系统设计中会包含哪些接口或总线（ABCD）

A、AXI-HPS to FPGA

B、AXI-FPGA to HPS

C、AXI-Low Height

D、Avalon-MM

26. Verilog硬件描述语言中包含的基础类型有（ABCD）

A、reg型

B、wire型

C、integer型

D、parameter型

27.下面关于Avalon-MM总线描述正确的是（ABC）

A、Avalon-MM是Avalon Memory-Mapped的简写

B、Avalon-MM总线支持master和slave端进行数据的读写

C、Avalon-MM主要用于微处理器、存储器、DMA传输等

D、Avalon-MM不支持master从slave端读取数据

29.下列哪些电路属于常用的组合逻辑电路（ABC）

A、多路选择器

B、比较器

C、38译码器

D、Pipeline流水线寄存器

30.关于下面代码说法正确的是（ACD）

module mult_s (out, clk, a, b);

output [15:0] out;

input clk;

input signed [7:0] a;

input signed [7:0] b;

reg signed [7:0] a_reg;

reg signed [7:0] b_reg;

reg signed [15:0] out;

wire signed [15:0] mult_out;

assign mult_out =a_reg b_reg;

always @ (posedge clk)

begin

a_reg <= a;

b_reg <= b;

out <= mult_out;

end

endmodule

A、代码实现的是有符号乘法器
B、代码实现的是无符号乘法器
C、乘法器的输入操作数进行了pipeline寄存
D、乘法器的输出结果进行了pipeline寄存

31.时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化。

对

错

32.在组合电路中，某一输入变量经过不同途径传输后，到达电路中某-汇合点的时间有先有后，这种现象称竞争。

对

错

33. DFT是指的静态时序分析。

对

错

34.按位运算或的优先级高于按位运算与。

对

错

35.不可以使用assign语句给variable数据类型赋值。

对

错

36. wire [n:0] a；表示声明了一个位宽为n的信号。

对

错

37. timescale 1ps/1ns表述合法。

对

错

38. always中可以有assign语句。

对

错

39. assign语句中的延迟不可综合。

对

错

40.以下代码实现了一个带异步复位端口的8位二进制加法器。

module test(cout,sum,reset,clk,ina,inb,cin);

input cin;

input [7:0] ina,inb;

input rest,clk;

output [7:0] sum;

output cout；

always @(posedge clk or negedge reset)

begin

if(~reset) qout<=0;

end

assign {cout,sum}=ina+inb+cin;

endmodule

对

错

————————————————

原文链接：https://blog.csdn.net/spartan6/article/details/121297328

本文 zblog模板 原创，转载保留链接！网址：https://xn--zqqs03dbu6a.cn/?id=19