FPGA知识检测一(简答题)
yummy
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2022-04-02 15:24:02
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41. FPGA中PLL的英文全称是()
42. Timing constraint指的是()
43.在verilog中,假设a=4’b0010, b=4’b1110,则a&&b= ()
44.时钟约束"create_clock -name clk100 -period 10 -waveform {0.00 5.00}[get_ports ClkIn]"表示约束时钟的占空比为()
45.在verilog中, assign c=a>b? a: b中,若a=4’b0010, b=4’b0001,则c= ()
46.使用verilog硬件描述语言实现一个移位寄存器。
47.相对ARM、DSP等处理器,谈谈FPGA具有哪些优势?
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原文链接:https://blog.csdn.net/spartan6/article/details/121297328
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