Verilog - 萌鱼丫

FIFO在硬件上是一种地址依次自增的Simple Dual Port RAM，按读数据和写数据工作的时钟域是否相同分为同步FIFO和异步FIFO，其中同步FIFO是指读时钟和写时钟为同步时钟，常用...

yummy 2022-04-27 20:38:24阅读：631

分频器是时序电路的基本器件，它的功能是对系统时钟或其他时钟进行分频产生所需要的时钟信号。分频有两种方式：一是通过HDL语言建模产生所需要的时钟信号，二是利用开发工具的PLL进行分频。前者分频灵活，...

yummy 2022-04-21 15:27:36阅读：508

主要特性1. 可采用 3 种不同的方式进行设计建模：行为级描述——使用过程化结构建模；数据流描述——使用连续赋值语句建模；结构化方式——使用门和模块例化语句描述。2. 两类数据类型：线网（wire...

yummy 2022-04-14 19:28:25阅读：1151

I2C通讯协议I2C通讯协议（Inter-Integrated Circuit）是由Philips公司开发的一种简单、双向二线制同步串行总线，只需要两根线即可在连接于总线上的器件之间传送信息。I2...

yummy 2022-04-07 14:56:47阅读：617

数字电路中根据模块层次不同有两种基本的结构设计方法：自底向上的设计方法和自顶向下的设计方法。自底向上自底向上的设计是一种传统的设计方法，对设计进行逐次划分的过程是存在的基本单元出发的，由基本单元构...

yummy 2022-04-01 21:30:43阅读：710

加法器是数字电路中经常用到的一种基本器件，主要用于两个数或者多个数的加和，加法器又分为半加器和全加器。半加器电路是指对两个输入数据位相加，输出一个结果位和进位。没有进位输入的加法器电路，是实现两个...

yummy 2022-04-01 20:48:56阅读：1224

译码是编码的逆过程，在编码时，每一种二进制代码都赋予了特定含义，即都表示了一个确定的信号或者对象。把代码状态的特定含义翻译出来的过程叫做译码，实现译码操作的电路称为译码器。或者说，译码器是可以将输...

yummy 2022-03-31 22:39:19阅读：1403

组合逻辑组合逻辑是Verilog HDL设计中的一个重要组成部分。从电路的本质上来讲，组合逻辑电路的特点是输出信号只是当前时刻输入信号的函数，与其他时刻的输入状态无关，无存储电路，也没有反馈电路。...

yummy 2022-03-31 20:03:16阅读：735

我们用按键控制LED灯，先了解一下按键和LED灯的原理图如图所示，按键按下没有按下，为高电平，按键按下为低电平。输入高电平LED不能点亮，输入低电平LED点亮。接下来写入代码部分// Filena...

yummy 2022-03-31 12:12:36阅读：801

Verilog被广泛用于芯片设计，那么要设计一个大规模的芯片，需要将芯片划分为不同的块（block）、子块（sub_block），乃至更小的模块（modul...

yummy 2022-03-27 16:56:36阅读：810