一、实验目的使用全双工串口通过时钟分频，产生串口波特率时钟，然后通过起始、结束比特位控制一个字节数据的收发。二、Vivado工程新建三、串口时序简介通信原理：通过一根总线发送到接收端通信过程：空闲，信号初始为高，然后开始拉低一定时间，产生起始信号，然后依次送出地位到高位的BIT数据。波特率：波特率决定了通信的快慢。比如115200波特率，表示每秒钟产生115 …
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一、实验目的调用锁相环ip通过输入的50M时钟产生100M甚至更高的时钟源。在学会在Vivado下调用IP核。实现效果：锁相环时钟输出，最后驱动水流灯模块。二、ZYNQ工程的建立1. 击 Add Sources 添加新建文件：pll_clock_top.v。2.模块名pll_clock_top3. 添加新建完成之后点击工程管理栏的PROJ …
一、实验目的：实现对设计生成的bit流，固化到FPGA启动配置的FLASH内。固化后，上电即可自动配置bit文件，掉电不丢失。二、ZYNQ工程建立三、固化前准备工作—ZYNQ处理器调用ZYNQ芯片内部有ARM处理器，在上电的时候，由ARM运行一段启动代码，协助配置FPGA；并且，如果有软件代码，同时配置完成可运行软件代码。所以，我们需要用到ZYNQ芯片内的A …
一、实验目的 实现在线调试FPGA的IP核ILA，在FPGA运行的时候抓取逻辑信号波形做分析。二、ZYNQ工程建立三、新建Verilog文档搜索 IP Catalog调用一个FIFO的IP双击，进行FIFO配置，BASIC保持不变Native Ports 修改如下，点击OK，生成IP 5. 点击OK&nbs …
一、实验目的：设计实现呼吸灯，并对代码进行仿真。二、ZYNQ工程建立 1.新建工程，前文有详细的建立工程过程，这里不再赘述。 三、呼吸灯的实现 1.添加代码 Company: Engineer: yu meng ya&n …
一、实验目的：VIVADO建立一个FPGA开发工程，然后采用时序和计数实现LED的流水灯显示。二、ZYNQ工程建立打开Vivado软件，创建新工程点击next命名工程名，选择工程路径，点击nextProject Type --next，Add Sources--next，Add Constraints--next，Default Part 界面进行如下配置， …
FIFO在硬件上是一种地址依次自增的Simple Dual Port RAM，按读数据和写数据工作的时钟域是否相同分为同步FIFO和异步FIFO，其中同步FIFO是指读时钟和写时钟为同步时钟，常用于数据缓存和数据位宽转换；异步FIFO通常情况下是指读时钟和写时钟频率有差异，即由两个异步时钟驱动的FIFO，由于读写操作是独立的，故常用于多比特数据跨时钟域处理。 …
SDRAM（Synchronous Dynamic Random Access Memory），同步动态随机存储器。SDRAM总存储容量 = L-Bank的数量×行数×列数×存储单元的容量，例如该款SDRAM的行地址13bit，列地址9bit，4个bank，16bit数据，所以它的容量 = 4 × 2^13&n …
DDR3 SDRAM（Double-Data-Rate Synchronous Dynamic Random Access Memory）是一种电脑存储器规格。它属于SDRAM家族的存储器产品，提供相较于DDR2 SDRAM更高的运行性能与更低的电压，是DDR2 SDRAM（四倍数据率同步动态随机存取存储器）的后继者（增加至八倍）。 …
分频器是时序电路的基本器件，它的功能是对系统时钟或其他时钟进行分频产生所需要的时钟信号。分频有两种方式：一是通过HDL语言建模产生所需要的时钟信号，二是利用开发工具的PLL进行分频。前者分频灵活，需编写代码实现；后者使用场景受限，因为有的低端FPGA没有PLL，但PLL的分频效果更好，而且在进行小数分频时也比较容易实现。偶分频器若要实现二分频，则只需要在原时 …