首页 FPGA 正文

时序分析与约束

yummy头像 yummy FPGA 2022-04-16 15:04:54 0 171
导读:建立时间和保持时间建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的最小时间。 保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的...

建立时间和保持时间

建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的最小时间。 

保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的最小时间。

恢复时间和移除时间

异步复位信号释放(对低电平有效的复位来说就是上跳沿)与紧跟其后的第一个时钟有效沿之间,有一个必须间隔的最小时间称为Trecovery(recovery time,恢复时间)。

时钟有效沿与紧跟其后的异步复位信号释放之间所必须的最小时间称为tremoval(removal time消除时间)。 

时钟偏差

Clock Skew,是指同一个时钟域内的时钟信号到达数字电路各个部分(一般是指寄存器)所用时间的差异。

本文地址:https://xn--zqqs03dbu6a.cn/?id=34
若非特殊说明,文章均属本站原创,转载请注明原链接。

欢迎 发表评论:

标签列表

退出请按Esc键