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FPGA时序分析和约束实例演练一

FPGA时序分析和约束实例演练一

FPGA组成三要素可编程逻辑块、片内互联线(Programmableinterconnect)、输出输出块(I/O)可编程逻辑块是实现用户功能的基本单元,多个...

FPGA 2022-04-04 162
FPGA知识检测一(简答题)

FPGA知识检测一(简答题)

41.FPGA中PLL的英文全称是()42.Timingconstraint指的是()43.在verilog中,假设a=4’b0010,b=4’b111...

FPGA 2022-04-02 154
FPGA知识检测一(多选题)

FPGA知识检测一(多选题)

21.IntelFPGA都有以下哪几个系列(ABCD)A、StratixB、CycloneC、ArriaD、AgileX22.CycloneVSoCF...

FPGA 2022-04-02 178
FPGA知识检测一(单选题)

FPGA知识检测一(单选题)

1.下列对异步信号进行同步的描述错误的是(C) A、采用保持寄存器加握手信号的方法 B、特殊的具体应用电路结构,根据应用的不同而不同&nbs...

FPGA 2022-04-01 191
层次化设计

层次化设计

数字电路中根据模块层次不同有两种基本的结构设计方法:自底向上的设计方法和自顶向下的设计方法。自底向上自底向上的设计是一种传统的设计方法,对设计进行逐次划分的过程...

Verilog 2022-04-01 184
半加器

半加器

加法器是数字电路中经常用到的一种基本器件,主要用于两个数或者多个数的加和,加法器又分为半加器和全加器。半加器电路是指对两个输入数据位相加,输出一个结果位和进位。...

Verilog 2022-04-01 333
译码器

译码器

译码是编码的逆过程,在编码时,每一种二进制代码都赋予了特定含义,即都表示了一个确定的信号或者对象。把代码状态的特定含义翻译出来的过程叫做译码,实现译码操作的电路...

Verilog 2022-03-31 293
组合逻辑—多路选择器

组合逻辑—多路选择器

组合逻辑组合逻辑是VerilogHDL设计中的一个重要组成部分。从电路的本质上来讲,组合逻辑电路的特点是输出信号只是当前时刻输入信号的函数,与其他时刻的输入状...

Verilog 2022-03-31 151
点亮LED灯

点亮LED灯

我们用按键控制LED灯,先了解一下按键和LED灯的原理图如图所示,按键按下没有按下,为高电平,按键按下为低电平。输入高电平LED不能点亮,输入低电平LED点亮。...

Verilog 2022-03-31 180
Verilog的结构

Verilog的结构

   Verilog被广泛用于芯片设计,那么要设计一个大规模的芯片,需要将芯片划分为不同的块(block)、子块(sub_bl...

Verilog 2022-03-27 140

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