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Xilinx FPGA 入门——流水灯

Xilinx FPGA 入门——流水灯

一、实验目的：VIVADO建立一个FPGA开发工程，然后采用时序和计数实现LED的流水灯显示。二、ZYNQ工程建立打开Vivado软件，创建新工程点击next命...

Xilinx 2022-04-29 237
异步FIFO

异步FIFO

FIFO在硬件上是一种地址依次自增的SimpleDualPortRAM，按读数据和写数据工作的时钟域是否相同分为同步FIFO和异步FIFO，其中同步FIF...

Verilog 2022-04-27 195
SDRAM 读写操作

SDRAM 读写操作

SDRAM（Synchronous Dynamic Random Access Memory），同步动态随机存储...

FPGA 2022-04-25 225
FPGA基础 DDR3

FPGA基础 DDR3

DDR3SDRAM（Double-Data-RateSynchronousDynamicRandomAccessMemory）是一种电脑存储器规格。...

FPGA 2022-04-22 198
Verilog分频器

Verilog分频器

分频器是时序电路的基本器件，它的功能是对系统时钟或其他时钟进行分频产生所需要的时钟信号。分频有两种方式：一是通过HDL语言建模产生所需要的时钟信号，二是利用开发...

Verilog 2022-04-21 183
​Avalon总线

​Avalon总线

mnl_avalon_spec-683091-667068(1).pdfAvalon简介Avalon总线是一种协议较为简单的片内总线，Nios系统的所有外设都...

FPGA 2022-04-21 261
ROM IP核的调用

ROM IP核的调用

ROM是只读存储器（ReadOnlyMemory）的简称，是一种只能读出事先所存数据的固态半导体存储器。其特性是一旦存储资料就无法再将之改变或删除，且资料不...

FPGA 2022-04-19 181
IP核调用--PLL

IP核调用--PLL

IP核是什么IP（IntellectualProperty）知识产权，在半导体产业将IP核定义为“用于ASIC或FPGA中预先设计好的电路功能模块”。简言之，...

FPGA 2022-04-19 225
时序分析与约束

时序分析与约束

建立时间和保持时间建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端...

FPGA 2022-04-16 195
Verilog语法

Verilog语法

主要特性1.可采用3种不同的方式进行设计建模：行为级描述——使用过程化结构建模；数据流描述——使用连续赋值语句建模；结构化方式——使用门和模块例化语句描述...

Verilog 2022-04-14 400
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