萌鱼丫 - 第2页 - 余梦雅的博客

Xilinx

使用锁相环时钟IP核

一、实验目的调用锁相环ip通过输入的50M时钟产生100M甚至更高的时钟源。在学会在Vivado下调用IP核。实现效果：锁相环时钟输出，最后驱动水流灯模块。二、ZYNQ工程的建立1. 击...

yummy 2022-05-01 23:09:17阅读：491
Xilinx

使用SDK固化FLASH代码固化

一、实验目的：实现对设计生成的bit流，固化到FPGA启动配置的FLASH内。固化后，上电即可自动配置bit文件，掉电不丢失。二、ZYNQ工程建立三、固化前准备工作—ZYNQ处理器调用ZYNQ芯片...

yummy 2022-05-01 10:32:04阅读：498
Xilinx

FIFO读写ILA在线调试

一、实验目的实现在线调试FPGA的IP核ILA，在FPGA运行的时候抓取逻辑信号波形做分析。二、ZYNQ工程建立三、新建Verilog文档搜索 IP Catalog调用...

yummy 2022-04-30 16:29:21阅读：508
Xilinx

Vivado仿真及呼吸灯

一、实验目的：设计实现呼吸灯，并对代码进行仿真。二、ZYNQ工程建立 1.新建工程，前文有详细的建立工程过程，这里不再赘述。 &nb...

yummy 2022-04-30 14:06:29阅读：500
Xilinx

Xilinx FPGA 入门——流水灯

一、实验目的：VIVADO建立一个FPGA开发工程，然后采用时序和计数实现LED的流水灯显示。二、ZYNQ工程建立打开Vivado软件，创建新工程点击next命名工程名，选择工程路径，点击next...

yummy 2022-04-29 19:28:23阅读：367
Verilog

异步FIFO

FIFO在硬件上是一种地址依次自增的Simple Dual Port RAM，按读数据和写数据工作的时钟域是否相同分为同步FIFO和异步FIFO，其中同步FIFO是指读时钟和写时钟为同步时钟，常用...

yummy 2022-04-27 20:38:24阅读：403
FPGA

SDRAM 读写操作

SDRAM（Synchronous Dynamic Random Access Memory），同步动态随机存储器。SDRAM总存储容量 = L-B...

yummy 2022-04-25 19:41:00阅读：371
FPGA

FPGA基础 DDR3

DDR3 SDRAM（Double-Data-Rate Synchronous Dynamic Random Access Memory）是一种电脑存储器规格。它属于SDRAM家族的存储器产品，提...

yummy 2022-04-22 16:24:20阅读：353
Verilog

Verilog分频器

分频器是时序电路的基本器件，它的功能是对系统时钟或其他时钟进行分频产生所需要的时钟信号。分频有两种方式：一是通过HDL语言建模产生所需要的时钟信号，二是利用开发工具的PLL进行分频。前者分频灵活，...

yummy 2022-04-21 15:27:36阅读：319
FPGA

Avalon总线

mnl_avalon_spec-683091-667068 (1).pdfAvalon简介Avalon总线是一种协议较为简单的片内总线，Nios系统的所有外设都是通过Avalon总线与Nios C...

yummy 2022-04-21 10:05:10阅读：408